GeeksforGeeks

BY admin
|

1. Verilog:
Verilog je hardwarový popisný jazyk (HDL). Jedná se o počítačový jazyk, který se používá k popisu struktury a chování elektronických obvodů. V roce 1983 začal Verilog jazyk jako proprietární jazyk pro hardwarové modelování v Gateway Design Automation Inc a později se stal standardem IEEE 1364 v roce 1995 a začal se stále více používat. Verilog je založen na úrovni modulu testbench.

2. SystemVerilog :
SystemVerilog je kombinace obou Hardware Description Language (HDL) Hardwaru a Ověřování Jazyk (HVL) a v kombinaci označují jako HDVL. Znamená, že popisuje strukturu a chování elektronických obvodů, stejně jako ověřuje elektronické obvody napsané v jazyce popisu hardwaru. SystemVerilog působí jako nadmnožina Verilog s hodně rozšíření Verilog jazyk v roce 2005 a stal standard IEEE 1800 a opět aktualizován v roce 2012 jako IEEE 1800-2012 standard. SystemVerilog je založen na úrovni třídy testbench, který je dynamičtější povahy.

Rozdíl mezi Verilog a SystemVerilog :

S. No. VERILOG SYSTEMVERILOG
Verilog je Hardware Description Language (HDL). SystemVerilog je kombinací hardwarového popisu (HDL) a hardwarového ověřovacího jazyka (HVL).
jazyk Verilog se používá ke strukturování a modelování elektronických systémů. SystemVerilog jazyk se používá k modelování, návrh, simulovat, testovat a implementovat elektronický systém.
podporuje strukturované paradigma. podporuje strukturované a objektově orientované paradigma.
Verilog je založen na úrovni modulu testbench. SystemVerilog je založen na úrovni třídy testbench.
je standardizován jako IEEE 1364. je standardizován jako IEEE 1800-2012.
Verilog je ovlivněn jazykem C a programovacím jazykem Fortran. SystemVerilog je založen na programovacím jazyce Verilog, VHDL a C++.
má příponu souboru .v nebo .VH má příponu souboru. sv nebo .svh
podporuje datový typ drátu a Reg. podporuje různé datové typy jako enum, union, struct, string, class.
je založen na hierarchii modulů. je založen na třídách.
to bylo začalo v roce 1983 jako proprietární jazyk pro hardwarové modelování. to bylo původně zamýšleno jako rozšíření Verilog v roce 2005.

Značky Článku: