Flip Flops in der digitalen Elektronik
In diesem Artikel erfahren Sie mehr über verschiedene Arten von Flip-Flops, die in der digitalen Elektronik verwendet werden.
Grundlegende Flip-Flops in der digitalen Elektronik
Dieser Artikel behandelt die grundlegenden Flip-Flop-Schaltungen wie S-R-Flip-Flop, J-K-Flip-Flop, D-Flip-Flop und T-Flip-Flop sowie Wahrheitstabellen und die entsprechenden Schaltungssymbole.
Bevor Sie mit dem Thema fortfahren, ist es wichtig, dass Sie sich mit den Grundlagen vertraut machen. Klicken Sie auf die untenstehenden Links, um weitere Informationen zu erhalten.
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Flip Flops sind eigentlich eine Anwendung von Logikgattern. Mit Hilfe der Booleschen Logik können Sie Speicher mit ihnen erstellen. Flip-Flops können auch als die grundlegendste Idee eines Direktzugriffsspeichers angesehen werden . Wenn ihnen ein bestimmter Eingabewert gegeben wird, werden sie gespeichert und ausgeführt, wenn die Logikgatter korrekt ausgelegt sind. Eine höhere Anwendung von Flip-Flops ist hilfreich bei der Entwicklung besserer elektronischer Schaltungen.
Die am häufigsten verwendete Anwendung von Flip-Flops ist die Implementierung einer Rückkopplungsschaltung. Da ein Speicher auf dem Feedback-Konzept beruht, können Flip-Flops verwendet werden, um ihn zu entwerfen.
Es gibt hauptsächlich vier Arten von Flip-Flops, die in elektronischen Schaltungen verwendet werden. Sie sind
- Die grundlegende Flip Flop oder S-R Flip Flop
- Verzögerung Flip Flop
- J-K Flip Flop
- T Flip Flop
S-R Flip Flop
Die SET-RESET flip flop ist mit Hilfe von zwei NOR-Gattern und auch zwei NAND-Gattern. Diese Flip-Flops werden auch S-R-Flops genannt.
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S-R Flip Flop mit NOR-Gate
Das Design eines solchen Flip-Flops umfasst zwei Eingänge, die als SET und RESET bezeichnet werden . Es gibt auch zwei Ausgänge, Q und Q‘. Das Diagramm und die Wahrheitstabelle sind unten dargestellt.
Aus dem Diagramm ist ersichtlich, dass das Flip-Flop hauptsächlich vier Zustände aufweist. Sie sind
S=1, R=0-Q=1, Q’=0
Dieser Zustand wird auch als SET-Zustand bezeichnet.
S=0, R=1-Q=0, Q’=1
Dieser Zustand wird als RESET-Zustand bezeichnet.
In beiden Zuständen können Sie sehen, dass die Ausgänge nur Komplimente voneinander sind und dass der Wert von Q dem Wert von S folgt.
S=0, R=0-Q & Q‘ = 0
Wenn beide Werte von S und R auf 0 geschaltet sind, merkt sich die Schaltung den Wert von S und R in ihrem vorherigen Zustand.
S=1, R=1—Q=0, Q’=0
Dies ist ein ungültiger Zustand, da die Werte von Q und Q‘ 0 sind. Sie sollen Komplimente voneinander sein. Normalerweise muss dieser Zustand vermieden werden.
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S-R Flip Flop mit NAND Tor
Die Schaltung des S-R-Flip-Flops mit NAND-Gate und seine Wahrheitstabelle ist unten gezeigt.
Wie die NOCH Tor S-R flip flop, diese hat auch vier staaten. Sie sind
S=1, R=0—Q=0, Q’=1
Dieser Zustand wird auch als SET-Zustand bezeichnet.
S=0, R=1-Q=1, Q’=0
Dieser Zustand wird als RESET-Zustand bezeichnet.
In beiden Zuständen können Sie sehen, dass die Ausgaben nur Komplimente voneinander sind und dass der Wert von Q dem Komplimentwert von S folgt.
S=0, R=0-Q=1, & Q‘ =1
Wenn beide Werte von S und R auf 0 geschaltet werden, ist dies ein ungültiger Zustand, da die Werte von Q und Q‘ 1 sind. Sie sollen Komplimente voneinander sein. Normalerweise muss dieser Zustand vermieden werden.
S=1, R=1—Q & Q’= Remember
Wenn beide Werte von S und R auf 1 geschaltet sind, merkt sich die Schaltung den Wert von S und R in ihrem vorherigen Zustand.
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Getaktete S-R Flip Flop
Es wird auch als Gated S-R Flip Flop bezeichnet.
Die Probleme mit S-R Flip-Flops mit NOR-und NAND-Gate ist der ungültige Zustand. Dieses Problem kann überwunden werden, indem ein bistabiles SR-Flip-Flop verwendet wird, das die Ausgänge ändern kann, wenn bestimmte ungültige Zustände erfüllt sind, unabhängig von der Bedingung der Set- oder Reset-Eingänge. Dazu wird ein getaktetes S-R-Flip-Flop entworfen, indem zwei UND-Gatter zu einem grundlegenden NOR-Gate-Flip-Flop hinzugefügt werden. Der Schaltplan und die Wahrheitstabelle sind unten dargestellt.
An die Eingänge des UND-Gatters wird ein Takt gegeben. Wenn der Wert des Taktimpulses ‚0‘ ist, bleiben die Ausgänge der beiden UND-Gatter ‚0‘. Sobald ein Impuls gegeben wird, dreht der Wert von CP ‚1‘. Dadurch werden die Werte an S und R durch das NOR-Gatter-Flip-Flop geleitet. Wenn jedoch die Werte von S und R auf ‚1‘ gesetzt werden, führt der HOHE Wert von CP dazu, dass beide für einen kurzen Moment auf ‚0‘ gesetzt werden. Sobald der Impuls entfernt wird, wird der Flip-Flop-Zustand intermediär. Somit kann jeder der beiden Zustände verursacht werden, und es hängt davon ab, ob der Set- oder Reset-Eingang des Flip-Flops eine ‚1‘ länger bleibt als der Übergang zu ‚0‘ am Ende des Impulses. Somit können die ungültigen Zustände beseitigt werden.
D Flip Flop
Der Schaltplan und die Wahrheitstabelle sind unten angegeben.
D Flip Flop ist eigentlich eine leichte Modifikation des oben erläuterten getakteten SR Flip-Flops. Aus der Abbildung geht hervor, dass der D-Eingang mit dem S-Eingang und das Komplement des D-Eingangs mit dem R-Eingang verbunden ist. Der D-Eingang wird an das Flip-Flop weitergegeben, wenn der Wert von CP ‚1‘ ist. Wenn CP HOCH ist, bewegt sich das Flip-Flop in den EINGESTELLTEN Zustand. Wenn es ‚0‘ ist, schaltet das Flip-Flop in den CLEAR-Zustand.
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WERFEN SIE EINEN BLICK: TRIGGERUNG VON FLIP-FLOPS
WERFEN SIE EINEN BLICK: MASTER-SLAVE-FLIP-FLOP-SCHALTUNG
J-K-Flip-Flop
Der Schaltplan und die Wahrheitstabelle eines J-K-Flip-Flops sind unten dargestellt.
Ein J-K Flip Flop kann auch als Modifikation des S-R Flip Flops definiert werden. Der einzige Unterschied besteht darin, dass der Zwischenzustand verfeinerter und präziser ist als der eines S-R-Flip-Flops.
Das Verhalten der Eingänge J und K entspricht dem Verhalten der Eingänge S und R des S-R-Flip-Flops. Der Buchstabe J steht für SET und der Buchstabe K für CLEAR.
Wenn beide Eingänge J und K einen HIGH-Zustand haben, schaltet das Flip-Flop in den Komplement-Zustand. Bei einem Wert von Q = 1 wird also zu Q = 0 und bei einem Wert von Q = 0 zu Q = 1 gewechselt.
Die schaltung enthält zwei 3-eingang UND tore. Der Ausgang Q des Flip-Flops wird zusammen mit anderen Eingängen wie K und Takt als Rückkopplung an den Eingang des UND zurückgegeben. Wenn also der Wert von CP ‚1‘ ist, erhält das Flip-Flop ein KLARES Signal und mit der Bedingung, dass der Wert von Q früher 1 war. In ähnlicher Weise wird der Ausgang Q’des Flip-Flops zusammen mit anderen Eingängen wie J und Takt als Rückmeldung an den Eingang des UND gegeben. Die Ausgabe wird also gesetzt, wenn der Wert von CP nur dann 1 ist, wenn der Wert von Q‘ früher 1 war.
Die Ausgabe kann in Übergängen wiederholt werden, sobald sie für J = K= 1 aufgrund der Rückkopplungsverbindung im JK-Flip-Flop ergänzt wurden. Dies kann vermieden werden, indem eine Zeitdauer kleiner als die Laufzeitverzögerung durch das Flip-Flop eingestellt wird. Die Einschränkung der Pulsbreite kann mit einer Master-Slave- oder flankengetriggerten Konstruktion beseitigt werden.
T Flip Flop
Dies ist eine viel einfachere Version des J-K Flip Flops. Sowohl die J- als auch die K-Eingänge sind miteinander verbunden und werden daher auch als J-K-Flip-Flop mit einem Eingang bezeichnet. Wenn dem Flip-Flop ein Takt gegeben wird, beginnt der Ausgang umzuschalten. Auch hier kann die Beschränkung der Pulsbreite mit einer Master-Slave- oder flankengetriggerten Bauweise aufgehoben werden. Werfen Sie einen Blick auf die Schaltung und Wahrheit Tabelle unten.
