Chanclas en Electrónica digital
En este artículo, aprendamos sobre los diferentes tipos de chanclas utilizadas en electrónica digital.
Chanclas básicas en Electrónica Digital
Este artículo trata de los circuitos básicos de chanclas como Chanclas S-R, Chanclas J-K, Chanclas D y chanclas T, junto con las tablas de verdad y sus símbolos de circuito correspondientes.
Antes de ir al tema, es importante que conozca sus conceptos básicos. Haga clic en los enlaces a continuación para obtener más información.
ECHA UN VISTAZO : LÓGICA BOOLEANA
ECHA UN VISTAZO : PUERTAS LÓGICAS
ECHA un VISTAZO : MEDIA VÁSTAGO Y VÁSTAGO COMPLETO
Las chanclas son en realidad una aplicación de puertas lógicas. Con la ayuda de la lógica Booleana puede crear memoria con ellos. Las chanclas también se pueden considerar como la idea más básica de una Memoria de Acceso aleatorio . Cuando se les da un cierto valor de entrada, se recordarán y ejecutarán, si las puertas lógicas están diseñadas correctamente. Una mayor aplicación de chanclas es útil para diseñar mejores circuitos electrónicos.
La aplicación más utilizada de chanclas es la implementación de un circuito de retroalimentación. Como una memoria se basa en el concepto de retroalimentación, se pueden usar chanclas para diseñarla.
Hay principalmente cuatro tipos de chanclas que se utilizan en circuitos electrónicos. Son
- El Flip Flop básico o Flip Flop S-R
- Flip Flop de retardo
- Flip Flop J-K
- Flip Flop T
Flip Flop S-R
El flop de REINICIO establecido está diseñado con la ayuda de dos puertas NOR y también dos puertas NAND. Estas chanclas también se llaman Pestillo S-R.
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Chancla S-R con puerta NOR
El diseño de tal flip flop incluye dos entradas, llamadas SET y RESET . También hay dos salidas Q y Q’. El diagrama y la tabla de verdades se muestran a continuación.
Del diagrama se desprende que el flip flop tiene principalmente cuatro estados. Son
S = 1, R=0—Q=1, Q’=0
Este estado también se denomina estado de CONJUNTO.
S = 0, R = 1-Q = 0, Q’ = 1
Este estado se conoce como estado de REINICIO.
En ambos estados se puede ver que las salidas son solo complementos el uno del otro y que el valor de Q sigue al valor de S.
S = 0, R = 0-Q & Q ‘ = Recordar
Si los valores de S y R se cambian a 0, entonces el circuito recuerda el valor de S y R en su estado anterior.
S=1, R=1—Q=0, Q=0
Este es un estado no válido debido a que los valores de Q y Q’ son 0. Se supone que son cumplidos el uno del otro. Normalmente, este estado debe evitarse.
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Chancla S-R con puerta NAND
El circuito del flip flop S-R usando NAND Gate y su tabla de verdad se muestra a continuación.
Al igual que el flip flop S-R de NOR Gate, este también tiene cuatro estados. Son
S = 1, R=0—Q=0, Q’=1
Este estado también se denomina estado de CONJUNTO.
S = 0, R = 1-Q=1, Q’ = 0
Este estado se conoce como estado de REINICIO.
En ambos estados se puede ver que las salidas son solo complementos el uno del otro y que el valor de Q sigue al valor de complemento de S.
S=0, R=0 Q=1, & Q’ =1
Si tanto los valores de S y R cambia a 0 es un estado no válido debido a que los valores de Q y Q’ son 1. Se supone que son cumplidos el uno del otro. Normalmente, este estado debe evitarse.
S=1, R=1—Q & Q’= Recordar
Si tanto los valores de S y R cambia a 1, entonces el circuito recuerda el valor de S y R en su estado anterior.
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Chanclas S-R con reloj
También se llama un flip flop S-R cerrado.
Los problemas con las chanclas S-R que usan NOR y NAND gate son el estado no válido. Este problema se puede resolver utilizando un flip-flop SR biestable que puede cambiar las salidas cuando se cumplen ciertos estados no válidos, independientemente de la condición de las entradas de Set o de Reset. Para esto, un flip flop S-R con reloj se diseña agregando dos puertas y puertas a un flip flop básico NOR Gate. El diagrama de circuito y la tabla de verdades se muestran a continuación.
Se da un pulso de reloj a las entradas de la puerta AND. Cuando el valor del pulso del reloj es ‘0’, las salidas de las puertas Y siguen siendo ‘0’. Tan pronto como se da un pulso, el valor de CP gira ‘1’. Esto hace que los valores en S y R pasen a través del flip flop de la puerta NOR. Pero cuando los valores de S y R se vuelven ‘1’, el valor ALTO de CP hace que ambos se conviertan en’ 0 ‘ por un breve momento. Tan pronto como se elimina el pulso, el estado de flip flop se convierte en intermedio. Por lo tanto, cualquiera de los dos estados puede ser causado, y depende de si la entrada de ajuste o reinicio del flip-flop sigue siendo un ‘1’ más largo que la transición a ‘0’ al final del pulso. Así, los estados inválidos pueden ser eliminados.
Flip Flop D
El diagrama de circuito y la tabla de verdad se muestran a continuación.
El flip flop D es en realidad una ligera modificación del flip flop SR con reloj explicado anteriormente. En la figura se puede ver que la entrada D está conectada a la entrada S y el complemento de la entrada D está conectado a la entrada R. La entrada D se pasa al flip flop cuando el valor de CP es ‘1’. Cuando CP es ALTO, el flip flop se mueve al estado de SET. Si es ‘0’, el flip flop cambia al estado CLARO.
Para saber más sobre la activación del flip flop, haga clic en el enlace de abajo.
ECHA UN VISTAZO : ACTIVACIÓN DE CHANCLAS
ECHA UN VISTAZO : CIRCUITO DE FLIP FLOP MAESTRO-ESCLAVO
Chancla J-K
A continuación se muestra el diagrama de circuito y la tabla de verdad de una chancla J-K.
J-K flip flop también puede ser definida como una modificación de la S-R flip flop. La única diferencia es que el estado intermedio es más refinado y preciso que el de una chancla S-R.
El comportamiento de las entradas J y K es el mismo que el de las entradas S y R del flip flop S-R. La letra J significa CONJUNTO y la letra K significa CLARO.
Cuando ambas entradas J y K tienen un estado ALTO, el flip-flop cambia al estado de complemento. Así, para un valor de Q = 1, se cambia a Q=0 y para un valor de Q = 0, cambia a Q=1.
El circuito incluye dos puertas Y 3 entradas. La salida Q del flip flop se devuelve como retroalimentación a la entrada del Y junto con otras entradas como K y pulso de reloj . Por lo tanto, si el valor de CP es ‘1’, el flip flop obtiene una señal CLARA y con la condición de que el valor de Q fue anterior a 1. Del mismo modo, la salida Q’ del flip flop se da como retroalimentación a la entrada del Y junto con otras entradas como J y pulso de reloj . Por lo tanto, la salida se establece cuando el valor de CP es 1 solo si el valor de Q’ era 1 anterior.
La salida se puede repetir en transiciones una vez que se hayan complementado para J=K=1 debido a la conexión de retroalimentación en el flip-flop JK. Esto se puede evitar estableciendo una duración de tiempo menor que el retardo de propagación a través del flip-flop. La restricción del ancho de pulso se puede eliminar con una construcción maestro-esclavo o accionada por bordes.
Chancla T
Esta es una versión mucho más simple del chancla J-K. Las entradas J y K están conectadas entre sí y, por lo tanto, también se denominan chanclas J-K de entrada única. Cuando se le da pulso de reloj al flip flop, la salida comienza a alternar. Aquí también se puede eliminar la restricción del ancho de pulso con una construcción maestro-esclavo o accionada por bordes. Echa un vistazo a la tabla de circuito y verdad a continuación.
