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1. Verilog:
Verilog es un Lenguaje de descripción de Hardware (HDL). Es un lenguaje informático que se utiliza para describir la estructura y el comportamiento de los circuitos electrónicos. En 1983, el lenguaje Verilog comenzó como un lenguaje propietario para el modelado de hardware en Gateway Design Automation Inc y más tarde se convirtió en el estándar IEEE 1364 en 1995 y comenzó a ser más ampliamente utilizado. Verilog se basa en un banco de pruebas de nivel de módulo.

2. SystemVerilog :
SystemVerilog es una combinación de Lenguaje de Descripción de Hardware (HDL) y Lenguaje de Verificación de Hardware (HVL) y se denomina HDVL. Significa que describe la estructura y el comportamiento de los circuitos electrónicos, así como verifica los circuitos electrónicos escritos en un Lenguaje de Descripción de Hardware. SystemVerilog actúa como un superconjunto de Verilog con muchas extensiones al lenguaje Verilog en 2005 y se convirtió en el estándar IEEE 1800 y se actualizó nuevamente en 2012 como estándar IEEE 1800-2012. SystemVerilog se basa en un banco de pruebas a nivel de clase que es de naturaleza más dinámica.

Diferencia entre Verilog y SystemVerilog :

S.No. VERILOG SYSTEMVERILOG
Verilog es un Lenguaje de descripción de Hardware (HDL). SystemVerilog es una combinación de Lenguaje de Descripción de Hardware (HDL) y Lenguaje de Verificación de Hardware (HVL).
El lenguaje Verilog se utiliza para estructurar y modelar sistemas electrónicos. El lenguaje SystemVerilog se utiliza para modelar, diseñar, simular, probar e implementar sistemas electrónicos.
soporta el paradigma estructurado. Soporta paradigma estructurado y orientado a objetos.
Verilog se basa en el nivel de módulo testbench. SystemVerilog se basa en un banco de pruebas a nivel de clase.
Está estandarizado como IEEE 1364. Está estandarizado como IEEE 1800-2012.
Verilog está influenciado por el lenguaje C y el lenguaje de programación Fortran. SystemVerilog está basado en el lenguaje de programación Verilog, VHDL y c++.
tiene la extensión de archivo .v or .vh Tiene extensión de archivo .sv or .svh
Es compatible con tipos de datos de cable y Reg. Soporta varios tipos de datos como enum, union, struct, string, class.
se basa en la jerarquía de módulos. se basa en clases.
Se inició en 1983 como lenguaje propietario para el modelado de hardware. Se pensó originalmente como una extensión de Verilog en el año 2005.

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