GeeksforGeeks
1. Verilog:
Verilog er et Maskinbeskrivelsessprog (HDL). Det er et computersprog, der bruges til at beskrive strukturen og opførslen af elektroniske kredsløb. I 1983 Verilog sprog startede som et proprietært sprog til maskinmodellering hos IEEE standard 1364 i 1995 og begyndte at blive mere udbredt. Verilog er baseret på modul niveau testbench.
2. SystemVerilog :
SystemVerilog er en kombination af begge dele Maskinbeskrivelsessprog (HDL) og MASKINVERIFIKATIONSSPROG (HVL) og kombineret betegnet som HDVL. Betyder, at det beskriver strukturen og opførslen af elektroniske kredsløb såvel som det verificerer de elektroniske kredsløb, der er skrevet på et Udstyrsbeskrivelsessprog. SystemVerilog fungerer som et supersæt af Verilog med mange udvidelser til Verilog sprog i 2005 og blev IEEE standard 1800 og igen opdateret i 2012 som IEEE 1800-2012 standard. SystemVerilog er baseret på klasse niveau testbench som er mere dynamisk i naturen.
forskel mellem Verilog og SystemVerilog :
| S.No. | VERILOG | SYSTEMVERILOG |
|---|---|---|
| Verilog er et engelsk sprog (HDL). | SystemVerilog er en kombination af både Maskinbeskrivelsessprog (HDL) og MASKINVERIFIKATIONSSPROG (HVL). | |
| Verilog sprog bruges til at strukturere og modellere elektroniske systemer. | SystemVerilog sprog bruges til at modellere, designe, simulere, teste og implementere elektronisk system. | |
| det understøtter struktureret paradigme. | det understøtter struktureret og objektorienteret paradigme. | |
| Verilog er baseret på modul niveau testbench. | SystemVerilog er baseret på klasse niveau testbench. | |
| det er standardiseret som IEEE 1364. | det er standardiseret som IEEE 1800-2012. | |
| Verilog er påvirket af C sprog og Fortran programmeringssprog. | SystemVerilog er baseret på Verilog, VHDL og C++ programmeringssprog. | |
| det har filtypenavn .v eller .vh | det har filtypenavnet. sv eller .svh | |
| det understøtter tråd og Reg datatype. | det understøtter forskellige datatyper som enum, union, struct, string, class. | |
| det er baseret på hierarki af moduler. | det er baseret på klasser. | |
| det blev startet i 1983 som proprietært sprog for maskinmodellering. | det var oprindeligt tænkt som en udvidelse til Verilog i år 2005. |
