GeeksforGeeks

BY admin
|

1. Verilog:
a Verilog egy hardverleíró nyelv (HDL). Ez egy számítógépes nyelv, amelyet az elektronikus áramkörök szerkezetének és viselkedésének leírására használnak. 1983-ban a Verilog language a Gateway Design Automation Inc. – nél kezdte meg a hardvermodellezés szabadalmaztatott nyelvét, majd később az IEEE standard 1364 lett 1995-ben, és egyre szélesebb körben használták. Verilog alapul modul szintű testbench.

2. SystemVerilog :
a SystemVerilog a Hardware Description Language (HDL) és a Hardware Verification Language (HVL) kombinációja, amelyet hdvl-nek neveznek. Azt jelenti, hogy leírja az elektronikus áramkörök szerkezetét és viselkedését, valamint ellenőrzi a hardverleíró nyelven írt elektronikus áramköröket. SystemVerilog működik, mint egy superset a Verilog sok kiterjesztések Verilog nyelv 2005-ben lett IEEE standard 1800 és újra frissített 2012-ben IEEE 1800-2012 szabvány. SystemVerilog alapul osztály szintű testbench amely dinamikusabb jellegű.

a Verilog és a SystemVerilog közötti különbség :

S.No. VERILOG SYSTEMVERILOG
a Verilog egy hardverleíró nyelv (HDL). a SystemVerilog a hardverleíró nyelv (HDL) és a HARDVERELLENŐRZŐ nyelv (HVL) kombinációja.
a Verilog nyelv az elektronikus rendszerek felépítésére és modellezésére szolgál. SystemVerilog nyelv modellezésére, tervezésére, szimulálására, tesztelésére és végrehajtására elektronikus rendszer.
támogatja a strukturált paradigmát. támogatja a strukturált és objektumorientált paradigmát.
Verilog alapul modul szintű testbench. SystemVerilog alapul osztály szintű testbench.
szabványosították IEEE 1364. szabványosított IEEE 1800-2012.
a Verilog-ot a C nyelv és a Fortran programozási nyelv befolyásolja. a SystemVerilog a Verilog, VHDL és c++ programozási nyelveken alapul.
ez a fájl kiterjesztése .v vagy .vh fájlkiterjesztése .sv vagy.szvh
támogatja a Wire és a Reg adattípust. támogatja a különböző adattípusok, mint enum, Unió, struct, string, class.
a modulok hierarchiáján alapul. osztályokon alapul.
1983-ban kezdődött, mint a hardvermodellezés saját nyelve. eredetileg a Verilog kiterjesztésének szánták 2005-ben.

Cikk-Címkék: