GeeksforGeeks

BY admin
|

1. Verilog:
Verilog is een Hardware Description Language (HDL). Het is een computertaal die wordt gebruikt om de structuur en het gedrag van elektronische schakelingen te beschrijven. In 1983 begon Verilog language als een eigen taal voor hardware modellering bij Gateway Design Automation Inc en later werd het IEEE standaard 1364 in 1995 en begon steeds meer gebruikt te worden. Verilog is gebaseerd op module niveau testbench.

2. SystemVerilog :
SystemVerilog is een combinatie van zowel Hardware Description Language (HDL) en Hardware Verification Language (HVL) en gecombineerd aangeduid als HDVL. Betekent dat het de structuur en het gedrag van elektronische circuits beschrijft en dat het de elektronische circuits verifieert die geschreven zijn in een Hardwarebeschrijvingstaal. SystemVerilog fungeert als een superset van Verilog met veel extensies naar Verilog taal in 2005 en werd IEEE standaard 1800 en opnieuw bijgewerkt in 2012 als IEEE 1800-2012 standaard. SystemVerilog is gebaseerd op klasse niveau testbench die dynamischer van aard is.

verschil tussen Verilog en SystemVerilog :

S.No. VERILOG SYSTEMVERILOG
Verilog is een Hardware Description Language (HDL).SystemVerilog is een combinatie van Hardware Description Language (HDL) en Hardware Verification Language (HVL).
Verilog taal wordt gebruikt om elektronische systemen te structureren en te modelleren. SystemVerilog taal wordt gebruikt voor het modelleren, ontwerpen, simuleren, testen en implementeren van elektronisch systeem.
het ondersteunt gestructureerd paradigma. het ondersteunt gestructureerd en objectgeoriënteerd paradigma.
Verilog is gebaseerd op module niveau testbench. SystemVerilog is gebaseerd op een testbank op klasse-niveau.
het is gestandaardiseerd als IEEE 1364. het is gestandaardiseerd als IEEE 1800-2012.
Verilog wordt beïnvloed door C taal en Fortran programmeertaal.SystemVerilog is gebaseerd op de programmeertaal Verilog, VHDL en c++.
het heeft bestandsextensie .v of .vh het heeft de extensie .sv of.svh
het ondersteunt Wire en Reg datatype. het ondersteunt verschillende datatypes zoals enum, union, struct, string, class.
het is gebaseerd op de hiërarchie van modules. het is gebaseerd op klassen.
het werd begonnen in 1983 als proprietary language voor hardware modelling.Het was oorspronkelijk bedoeld als uitbreiding van Verilog in het jaar 2005.

Markeringen Van Het Artikel: