Japonki w elektronice cyfrowej
w tym artykule poznajmy różne rodzaje klapek stosowanych w elektronice cyfrowej.
podstawowe klapki w elektronice cyfrowej
ten artykuł dotyczy podstawowych obwodów typu flip flop, takich jak S-R Flip Flop, J-K Flip Flop, D Flip Flop i T Flip Flop wraz z tabelami prawdy i odpowiadającymi im symbolami obwodu.
przed przejściem do tematu ważne jest, abyś poznał jego podstawy. Kliknij na poniższe linki, aby uzyskać więcej informacji.
zobacz : logika logiczna
zobacz : bramki logiczne
zobacz : Klapki HALF ADDER i FULL ADDER
są w rzeczywistości aplikacją bramek logicznych. Z pomocą logiki logicznej można tworzyć pamięć z nimi. Klapki można również uznać za najbardziej podstawową ideę pamięci o dostępie losowym . Gdy zostanie im podana pewna wartość wejściowa, zostaną one zapamiętane i wykonane, jeśli bramki logiczne zostaną poprawnie zaprojektowane. Wyższe zastosowanie klapek jest pomocne w projektowaniu lepszych układów elektronicznych.
najczęściej stosowanym zastosowaniem klapek jest implementacja układu sprzężenia zwrotnego. Ponieważ pamięć opiera się na koncepcji sprzężenia zwrotnego, do jej projektowania można wykorzystać klapki.
istnieją głównie cztery rodzaje klapek, które są używane w układach elektronicznych. Są to
- podstawowy Flip Flop lub S-R Flip Flop
- opóźnienie Flip Flop
- J-K Flip Flop
- t Flip flop
S-R Flip Flop
klapka SET-RESET jest zaprojektowana z pomocą dwóch bram NOR i dwóch bram NAND. Klapki te nazywane są również zatrzaskiem S-R.
-
S-R Flip Flop za pomocą bramki NOR
konstrukcja takiej klapki zawiera dwa wejścia, zwane SET I RESET . Istnieją również dwa wyjścia, Q I Q’. Schemat i tabela prawdy przedstawiono poniżej.
z diagramu wynika, że klapka ma głównie cztery stany. Są to
s=1, R=0—Q=1, Q’=0
ten stan jest również nazywany stanem zestawu.
S=0, R=1—Q=0, Q’=1
ten stan jest znany jako stan resetowania.
w obu stanach widać, że wyjścia są tylko komplementami siebie nawzajem i że wartość Q podąża za wartością S.
S=0, R=0—Q & Q’ = Remember
jeżeli obie wartości s i R są przełączone na 0, wtedy obwód zapamiętuje wartość s i R w ich poprzednim stanie.
s=1, R=1—Q=0, Q’=0
jest to nieprawidłowy stan, ponieważ wartości zarówno Q, jak i Q’ wynoszą 0. Powinny być komplementami od siebie. Zwykle tego stanu należy unikać.
-
S-R Flip Flop za pomocą bramki NAND
obwód S-R flip flop za pomocą NAND Gate i jego tabeli prawdy jest pokazany poniżej.
podobnie jak NOR Gate S-R flip flop, ten ma również cztery stany. Są to
s=1, R=0—Q=0, Q’=1
ten stan jest również nazywany stanem zestawu.
S=0, R=1—Q=1, Q’=0
ten stan jest znany jako stan resetowania.
w obu stanach widać, że wyjścia są po prostu komplementami od siebie i że wartość Q podąża za wartością komplement S.
S=0, R=0—Q=1, & Q’ =1
jeśli obie wartości s i R są przełączane na 0, jest to stan nieprawidłowy, ponieważ wartości zarówno Q, jak i Q’ wynoszą 1. Powinny być komplementami od siebie. Zwykle tego stanu należy unikać.
S=1, R=1—Q & Q’= pamiętaj
jeżeli obie wartości s i R są przełączone na 1, wtedy obwód zapamiętuje wartość s i R w ich poprzednim stanie.
-
Klapka Clocked S-R
jest również nazywany bramką S-R flip flop.
problemy z klapkami S-R używającymi bramki NOR i NAND to nieprawidłowy stan. Ten problem można rozwiązać za pomocą bistabilnego klapka SR, który może zmieniać wyjścia, gdy spełnione są pewne nieprawidłowe Stany, niezależnie od stanu ustawionych lub Resetowanych wejść. W tym celu zaprojektowano taktowany flip Flop S – R poprzez dodanie dwóch bramek i do podstawowego flip flopa NOR Gate. Schemat obwodu i tabela prawdy przedstawiono poniżej.
impuls zegarowy jest podawany na wejścia bramki i. Gdy wartość impulsu zegara wynosi „0”, wyjścia obu bramek AND pozostają „0”. Po podaniu impulsu wartość CP obraca „1”. To sprawia, że wartości w S i R przechodzą przez klapkę bramki NOR. Ale gdy wartości obu wartości S i R zamieniają się na '1′, wysoka wartość CP powoduje, że obie wartości zamieniają się na’ 0 ’ Na krótką chwilę. Gdy tylko impuls zostanie usunięty, stan flip flop staje się pośredni. W ten sposób może być wywołany jeden z dwóch stanów i zależy to od tego, czy ustawione lub resetowane wejście flip-flopa pozostaje ” 1 „dłużej niż przejście na” 0 ” Na końcu impulsu. W ten sposób można wyeliminować nieprawidłowe Stany.
D Flip Flop
schemat obwodu i tabela prawdy podano poniżej.
D flip Flop jest w rzeczywistości lekką modyfikacją powyżej wyjaśnionego taktowanego SR flip-flop. Z rysunku widać, że wejście D jest podłączone do wejścia S, a dopełnienie wejścia D jest podłączone do wejścia R. Wejście D jest przekazywane do flip flopa, gdy wartość CP wynosi „1”. Gdy CP jest wysoki, flip flop przechodzi do stanu ustawionego. Jeśli jest to „0”, flip flop przełącza się do stanu czystego.
aby dowiedzieć się więcej o wyzwalaniu klapki kliknij na poniższy link.
zobacz : wyzwalanie klapek
zobacz : Obwód typu MASTER-SLAVE flip FLOP
J-K Flip Flop
poniżej przedstawiono schemat obwodu i tabelę prawdy w klapce J-K.
J-K flip flop może być również zdefiniowany jako modyfikacja S-R flip flop. Jedyną różnicą jest to, że stan pośredni jest bardziej wyrafinowany i precyzyjny niż w przypadku klapek S-R.
zachowanie wejść J I K jest takie samo jak wejść s i R w klapce S-R. Litera J oznacza SET, a litera K oznacza CLEAR.
gdy oba wejścia J I K mają stan wysoki, klapka przełącza się w stan dopełnienia. Tak więc dla wartości Q = 1 przełącza się na Q=0, a dla wartości Q = 0 przełącza się na Q=1.
układ zawiera dwie 3-wejściowe i bramki. Wyjście Q klapki jest zwracane z powrotem jako sprzężenie zwrotne do wejścia i wraz z innymi wejściami, takimi jak K i impuls zegarowy . Tak więc, jeśli wartość CP wynosi '1′, flip flop otrzymuje wyraźny sygnał i pod warunkiem, że wartość Q była wcześniejsza 1. Podobnie Wyjście Q ’ z klapki jest podane jako sprzężenie zwrotne do wejścia i wraz z innymi wejściami, takimi jak J i impuls zegarowy . Tak więc wyjście staje się ustawione, gdy wartość CP wynosi 1 tylko wtedy, gdy wartość Q’ była wcześniej 1.
wyjście może być powtórzone w przejściach po ich uzupełnieniu dla J=K=1 ze względu na sprzężenie zwrotne w klapce JK. Można tego uniknąć, ustawiając czas trwania mniejszy niż Opóźnienie propagacji przez klapkę. Ograniczenie szerokości impulsu można wyeliminować za pomocą konstrukcji master-slave lub edge-trigger.
t Flip Flop
jest to znacznie prostsza wersja klapki J-K. Zarówno wejścia J, jak i K są ze sobą połączone i dlatego nazywane są również pojedynczym wejściem J-K flip flop. Gdy impuls zegara jest podany do klapki, wyjście zaczyna się przełączać. Tutaj również ograniczenie szerokości impulsu można wyeliminować za pomocą konstrukcji master-slave lub edge-trigger. Zapoznaj się z poniższą tabelą circuit and truth.
