GeeksforGeeks

BY admin
|

1. Verilog:
Verilog este un limbaj de descriere Hardware (HDL). Este un limbaj de calculator care este folosit pentru a descrie structura și comportamentul circuitelor electronice. În 1983, Verilog language a început ca un limbaj proprietar pentru modelarea hardware la Gateway Design Automation Inc și mai târziu a devenit standardul IEEE 1364 în 1995 și a început să devină mai utilizat pe scară largă. Verilog se bazează pe nivelul modulului testbench.

2. SystemVerilog :
SystemVerilog este o combinație între limbajul de descriere Hardware (HDL) și limbajul de verificare Hardware (HVL) și combinat denumit HDVL. Înseamnă că descrie structura și comportamentul circuitelor electronice, precum și verifică circuitele electronice scrise într-un limbaj de descriere Hardware. SystemVerilog acționează ca un superset de Verilog cu multe extensii la limbajul Verilog în 2005 și a devenit IEEE standard 1800 și actualizat din nou în 2012 ca IEEE 1800-2012 standard. SystemVerilog se bazează pe testbench la nivel de clasă, care este mai dinamic în natură.

diferența dintre verilog și SystemVerilog :

S.No. VERILOG SYSTEMVERILOG
Verilog este un limbaj de descriere Hardware (HDL). SystemVerilog este o combinație între limbajul de descriere Hardware (HDL) și limbajul de verificare Hardware (HVL).
limbajul Verilog este utilizat pentru structurarea și modelarea sistemelor electronice. limbajul SystemVerilog este utilizat pentru a modela, proiecta, simula, testa și implementa sistemul electronic.
aceasta susține paradigma structurată. aceasta susține paradigma structurată și orientată obiect.
Verilog se bazează pe nivelul modulului testbench. SystemVerilog se bazează pe testbench la nivel de clasă.
este standardizat ca IEEE 1364. este standardizat ca IEEE 1800-2012.
Verilog este influențat de limbajul C și limbajul de programare Fortran. SystemVerilog se bazează pe Verilog, VHDL și C++ limbaj de programare.
are extensie de fișier .v sau .vh are extensia de fișier .SV sau .svh
aceasta susține sârmă și Reg datatype. suportă diferite tipuri de date precum enum, union, struct, string, class.
se bazează pe ierarhia modulelor. se bazează pe clase.
a fost început în 1983 ca limbaj proprietar pentru modelarea hardware. a fost inițial conceput ca o extensie a Verilog în anul 2005.

Articolul Tags: