GeeksforGeeks

BY admin
|

1. Verilog:
Verilog är ett Hårdvarubeskrivningsspråk (HDL). Det är ett datorspråk som används för att beskriva strukturen och beteendet hos elektroniska kretsar. 1983 började Verilog language som ett eget språk för hårdvarumodellering på Gateway Design Automation Inc och senare blev det IEEE standard 1364 1995 och började bli mer allmänt använt. Verilog är baserad på modul nivå testbench.

2. SystemVerilog :
SystemVerilog är en kombination av både Hardware Description Language (HDL) och Hardware Verification Language (HVL) och kombinerad kallas HDVL. Betyder att det beskriver strukturen och beteendet hos elektroniska kretsar samt att det verifierar de elektroniska kretsarna skrivna i ett Hårdvarubeskrivningsspråk. SystemVerilog fungerar som en superset av Verilog med många tillägg till Verilog-språk 2005 och blev IEEE standard 1800 och uppdaterades igen 2012 som IEEE 1800-2012-standard. SystemVerilog är baserad på klassnivå testbench som är mer dynamisk i naturen.

skillnad mellan Verilog och SystemVerilog :

S.No. VERILOG SYSTEMVERILOG
Verilog är ett Hårdvarubeskrivningsspråk (HDL). SystemVerilog är en kombination av både Hardware Description Language (HDL) och Hardware Verification Language (HVL).
Verilog språk används för att strukturera och modellera elektroniska system. SystemVerilog-språk används för att modellera, designa, simulera, testa och implementera elektroniska system.
det stöder strukturerat paradigm. den stöder strukturerad och objektorienterad paradigm.
Verilog är baserad på modul nivå testbench. SystemVerilog är baserad på klass nivå testbench.
det är standardiserat som IEEE 1364. det är standardiserat som IEEE 1800-2012.
Verilog påverkas av C-språk och Fortran programmeringsspråk. SystemVerilog är baserat på Verilog, VHDL och C++ programmeringsspråk.
den har filtillägg .v eller .vh den har filtillägget .sv eller .svh
den stöder tråd och Reg datatyp. den stöder olika datatyper som enum, union, struct, string, class.
den är baserad på hierarki av moduler. det är baserat på klasser.
det började 1983 som proprietärt språk för hårdvarumodellering. det var ursprungligen tänkt som en förlängning till Verilog år 2005.

Artikel Tags: